EDA考试复习题

　　89.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分，结构体描述。A.器件外部特性; B.器件的内部功能;C.器件的综合约束;

　　C.器件外部特性与内部功能。

　　90.下列标识符中， B 是不合法的标识符。

　　A. State0 B. 9moon C. Not_Ack_0 D. signal

　　91.在VHDL中，IF语句中至少应有1个条件句，条件句必须由表达式构成。

　　A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER

　　92. 在VHDL中 D 不能将信息带出对它定义的当前设计单元。

　　A. 信号 B. 常量 C. 数据 D. 变量

　　93.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。

　　A. =： B. = C. := D. <=

　　94.在VHDL中，一个设计实体可以拥有一个或多个 D

　　A. 设计实体 B. 结构体 C. 输入 D. 输出

　　95. 执行下列语句后Q的值等于 A 。

　　……

　　SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);

　　SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);

　　E<=(2=>’1’, 4=>’1’, OTHERS=>’0’);

　　Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ……

　　A. “11011011” B. “00110100” C. “11011001” D. “00101100”

　　96. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用表示的。 A. 小写字母和数字 B. 大写字母数字 C.大或小写字母和数字 D. 全部是数字

　　97. 执行MAX+PLUSII的 A 命令，可以为设计电路建立一个元件符号。

　　A. create default symbol B. simulator C. compiler D. timing analyzer

　　98. 在VHDL中，条件信号赋值语句WHEN_ELSE属于语句。

　　A. 并行和顺序 B. 顺序 C. 并行 D. 不存在的

　　99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。

　　A. 2 B. 3 C. 9 D. 8

　　100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。

　　A. 设计输入 B. 设计输出 C. 设计实体 D. 设计结构

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