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cadence布线问题解答「」

时间:2017-12-11 12:08:08 EDA技术培训 我要投稿

cadence布线问题解答「精选」

  铿腾电子科技有限公司(Cadence Design Systems, Inc; NASDAQ:CDNS)是一个专门从事电子设计自动化(EDA)的软件公司,由SDA Systems和ECAD两家公司于1988年兼并而成。下面小编准备了关于cadence布线问题解答,欢迎大家参考!

cadence布线问题解答「精选」

  1. 怎样建立自己的元件库?

  建立了一个新的project后,画原理图的第一步就是先建立自己所需要的库,所采用的工具就是part developer. 首先在建立一个存放元件库的目录(如mylib),然后用写字板打开cds.lib,定义: Define mylib d:boardmylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component->add,点击search stack,可以加入该库。

  2. 保存时Save view和Save all view 以及选择Change directory 和不选择的区别?

  建立好一个元件库时,首先要先保存,保存尽量选择 save view。在concept-HDL中,我们用鼠标左键直接点击器件后,便可以对器件的外形尺寸进行修改,这时如果你再进入part developer做一些修改后,如果选择save all view会回到原来的外形尺寸,而选save view会保留改动后的外形。

  3. 如何建part库,怎么改变symbol中pin脚的位置?

  在project manager中tools/part developer可建立,选择库并定义part name,在symbol中add symbol,package中add package/addpin,依次输入pin:

  package中:

  a, Name : pin’s logical name不能重复

  b, pin : pin的标号,原理图中backannotate后相应的标号

  c, pin type: pin脚的类型(input,output等,暂可忽略)

  d, active:pin的触发类型 high(高电平),low(低电平)

  e, nc:填入空脚的标号

  f, total:此类型的所有pin脚数

  g, 以下暂略

  symbol中:

  a, logical name:对应package中的.name

  b, type:对应package中的type

  c, position:pin脚在器件中位置(left , right , top , bottom)

  d, pintext:pin在器件中显示的name(对应package中的pin,但可重复,比如package中

  的gnd1和gnd2都可设为gnd)

  e, active:对应package中的active

  修改:用part developer打开要修改的器件,*选择edit/restrict changes(若不选择,则器件被保护,修改后存盘无效),一般修改:

  a, package中相应pin的标号和name

  b, pin的active类型

  c, symbol中各pin脚的顺序(pin脚的顺序在第一次存盘后再次打开会被改变,对于较多

  pin脚的器件,如232pins,修改较繁琐,故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定,故symbol中pin脚的顺序一定要正确,若有错需修改,选中pin按ctrl键配合上下键标可移动pin脚位置。

  4. 画电原理图时为什么Save及打包会出错?

  当保存时出错,主要原因可能是:所画的信号线可能与元件的pin脚重合,或信号线自身重合;信号线重复命名;信号线可能没有命名;在高版本中(版本 14.0以上)中,自己所创建的库不能与系统本身带有的库名字相同;建库时,封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配(如pin脚的个数,封装的类型名等。

  5. 在电原理图中怎样修改器件属性及封装类型?

  在菜单Text下拉菜单中选择Attribute特性,然后点击器件,则弹出一Attribute 窗口,点击Add按钮,则可以加入name ,value,JEDEC_TYPE (封装类型) 等属性。

  6. 如何在Pad Design中定义Pad/via?及如何调用*.pad?

  在pad design中,建立pad 时,type选single类型,应该定义下面几层的尺寸:begin layer(有时是end layer), soldermask和 pastemask 。建立Via时,type一般选through,定义drill hole 的尺寸和所有的layer层(注意定义thermal relief和anti pad)以及soldermask。一般Pastemask和Regular一样大,soldmask比layer的尺寸大几个Mil,而thermal relief和anti pad比regular pad的尺寸大10Mil以上。

  7. 做封装库要注意些什么?

  做封装既可以在Allegro中File->New->package symbol,也可以使用Wizard(自动向

  导)功能。在这个过程中,最关键的是确定pad与pad的距离(包括相邻和对应的pad之间),以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在 Pad上。如果只知道Pin的尺寸,在设计pad的尺寸时应该比Pin稍大,一般width大1.2~1.5倍,length长0.45mm左右。除了 pad的尺寸需特别重视外,还要添加一些层,比如SilkScreen_top和Bottom,因为在以后做光绘文件时需要(金手指可以不要),Ref Des也最好标注在Silkscreen层上,同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置,有一些特殊的封装,比如金手指,还可以加上一层Via keep out,或者route keep out等等,这些都可以根据自己的要求来添加。操作上要注意的是建好封装后,一定不要忘了点击Create symbol,不然没有生成*.psm文件,在Allegro就无法调用。

  8.为什么无法Import网表?

  在Allegro中File选项中选Import―――>logic,在import logic type选HDL-concept,注意在Import from栏确认是工作路径下的packaged目录,系统有可能自动默认为是physical目录。

  9.怎么在Allegro中定义自己的快捷键?

  在 allegro下面的空白框内,紧接着command>提示符,打入alias F4(快捷键) room out(命令)。或者在Cadence 安装目录/share/pcb/text里有个env文件,用写字板打开,找到Alias定义的部分,进行手动修改既可。

  10.怎么进行叠层定义?在布线完成之后如何改变叠层设置?

  在 Allegro中,选Setup-?Cross-section。如果想添加层,在Edit栏选Insert,删除为del,材料型号,绝缘层一般为 FR-4,Etch层为Copper,层的类型,布线层选Conductor,铺铜层为Plane,绝缘层为Dielectric,Etch Subclass Name分别为Top,Gnd,S1,S2,Vcc,Bottom。

  Film Type一般选择Positive,plane层选择Negative。如果布线完成之后,发现叠层设置需要改动。比如原来设置的为3,4层是plane 层,现在需要改为2,5层,不能简单的通过重命名来改变,可先在2,5层处添加两层plane层,然后将原来的plane层删除。

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